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台积电5nm测试芯片良率已达80%:明年上半年大规模量产

发布时间:19-12-16

IEEτE IEDM大会上,台积电◣官方披露了5〩nm工艺的最新进展,给出了大量确凿数据,看起来十分的欢欣鼓舞。

台积电╥

5nm将是台积Ⅵ电的又一个重要工艺节点,分为N5、N5P两个版本,前者相比于N7 7nm工艺性能提升15%、功耗降低30%,★后者在前者基础上继续性能提升7%、功耗降低15%。

台积电◆5nm将使用第五代FinFET晶体管技术,EUV极紫外光刻技术也扩展到10多个光刻层,整体晶体管密度提升84%&mda└sh;—7nm是每▨平方毫米9627万ↅ个晶体∷管︼︽︾,5nm就将是每平方毫米1.771亿个晶体管。

台积电称5nm工艺目前正处于风险Ⅰ试产阶段,测试芯片的☎良品率平均已达80%,最高可超过90%,不过这些芯片都相对很简单,如果放在复杂的移动和桌面芯片上△,良品率还做不到这么高,但具体↕数据未公开。

具体来说,台积电5nm工艺的测试芯片有两じ种,一是256Mb SRAM,单元面积包括25000平方纳米的高电流版本、2ⓔ1000平方纳●米的高密┑度版本○,后者号称是迄今最小的,总面积5.376平▣▤▥方毫米♦。

二是综合了SRAM、CPU/GPU逻辑单元、IO单╝元的,面积占比分别为30%、60%、10%,总面积估计大约17ι.92∴平方毫米。

按照这个面积计算,一块300mm晶圆应该能生产出3252颗芯片∪,良品率80%,那么完好的芯片至少是2602个,缺陷率1.271个每▁▂▃▄平方厘米。

当然,现代高性能芯片面积都相当大,比如麒麟990 5G达到了113.31平方毫米。

按照一颗芯片100平方毫米计算,1.2в71个‖每平方厘米的缺陷意味♀着良品率为32%,◎看着不高但对Д于风险试产阶段的工艺来说还是完全合格的,足够合Э作伙伴进行早期测试与评估┚。

另外,AMD ZΥen2架构每颗芯片(八核心)的面积约为10.35×7.37=76.28平方毫♀米,对应良品率就是41%。

台积电还公布了5nm工艺下CPU、GΘPU⿻芯片的电︹︺︻压、频率对应关系,CPU通过测试的最低值是0.7V、1Ч↙.5GHz,最◐高可以做到1.2〣V 3.25GHz,GPU则是最低0.65V 0.66GHz、最高1.2V 1.43GHz。当然这都是初步结果,后续肯定还会大大提升。

台积电预计,5nm工艺将在202℡0年上半年投入★大规模量产,相关芯片产品将在2020年晚些时候陆续登场,苹果A14、华为麒麟1000系列、┍AMD Zen4架构四代◑↔↕▪锐龙都是妥妥的了,只是据说初期产ρ能会ⓞ被苹果和华为基本吃光。

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